LI-TB02 Leopard Imaging

5 4 3 2 1 REV DESCRIPTION DATE APPROVED 1.0 Initial schematic 06/01/09 Change Resistor Array to single 1.5 10/16/10 Resistor SCHEMATIC CONTENTS D D SHEET01 - TITLE SHEET02 - DM368 DDR2 INTERFACE SHEET03 - DM368 EMIF/BOOT MODES/CFG MODES SHEET04 - DM368 USB SHEET05 - DM368 VIDEO PORT IN SHEET06 - DM368 VIDEO PORT OUT SHEET07 - DM368 ANALOG VIDEO OUT SHEET08 - DM368 SD/MMC/MS IF SHEET09 - DM368 I/O SHEET10 - DM368 JTAG,CLKS,RESET SHEET11 - DM368 ADC SHEET12 - DM368 MIC/SPEAKER SHEET13 - DM368 POWER PINS SHEET14 - DM368 POWER CONTROL SHEET15 - DM368 GROUND PINS C C SHEET16 - DM368 DECOUPLING CAPS SHEET17 - NAND FLASH SHEET18 - VIDEO COMPONENT OUT SHEET19 - AIC3104 SHEET20 - ETHERNET PHY SHEET21 - POWER IN B B A LEOPARD IMAGING INC A LeopardBoard 368 Title: Page Contents: TITLE SHEET Revision: Size:B DWG NO 1.5 Date: Sunday, January 02, 2011 Sheet 1 of 21 5 4 3 2 15 4 3 2 1 CPU VCC 1V8 FIL1 U1-4 NFM18PC105R0J3 C1 1 3 DDR DQ15 V6 T16 DDR A13 DDR DQ15 DDR A13 2.2uF/6.3V DDR A12 V17 DDR A12 C3 DDR DQ14 DDR A11 V7 W18 DDR DQ14 DDR A11 C2 DDR A10 V16 DDR A10 4.7uF/6.3V 4.7uF/6.3V DDR DQ13 R7 DDR DQ13 D D DDR A9 U16 DDR A09 DDR DQ12 DDR A8 W7 W17 DDR DQ12 DDR A08 DDR VDD U2 DDR A7 T15 DDR A07 DDR DQ11 DDR A6 V8 W16 DDR DQ11 DDR A06 0.1uF C4 A1 L8 DDR CS V15 DDR A5 VDD CS DDR A05 DDR WE DDR DQ10 DDR A4 E1 K3 R8 U15 VDD WE DDR DQ10 DDR A04 0.1uF C5 DDR CAS DDR A3 R1 L7 T14 VDD CAS DDR A03 DDR RAS DDR DQ9 DDR A2 M9 K7 U8 W15 VDD RAS DDR DQ9 DDR A02 0.1uF C6 DDR CLKN J9 K8 VDD CK DDR CLKP differential pair DDR DQ8 DDR A1 A9 J8 W8 V14 VDDQ CK DDR DQ8 DDR A01 0.1uF C7 DDR A0 C1 U14 VDDQ DDR A00 DDR DQ7 C3 R9 VDDQ DDR DQ7 DDR A0 0.1uF C8 C7 M8 V13 DDR BA2 DDR BA 2 VDDQ A0 C9 M3 DDR A1 DDR DQ6 W9 T13 DDR BA1 VDDQ A1 DDR DQ6 DDR BA 1 0.1uF C9 DDR A2 DDR BA0 E9 M7 W14 VDDQ A2 DDR BA 0 DDR A3 DDR DQ5 G1 N2 V9 VDDQ A3 DDR DQ5 0.1uF C10 DDR A4 DDR CS G3 N8 T12 VDDQ A4 DDR CS DDR A5 DDR DQ4 G7 N3 W10 VDDQ A5 DDR DQ4 0.1UF C11 DDR A6 DDR RAS G9 N7 U12 VDDQ A6 DDR RAS DDR A7 DDR DQ3 P2 V10 A7 DDR DQ3 0.1uF C12 DDR A8 DDR CAS J1 P8 V12 VDDL A8 DDR CAS R1 1K P3 DDR A9 DDR DQ2 R10 A9 DDR DQ2 J2 M2 DDR A10 W13 DDR WE VREF A10 DDR WE DDR A11 DDR DQ1 P7 V11 C C A11 DDR DQ1 C13 DDR A12 DDR CKE R3 R2 R13 NC A12 DDR CKE VREF STL DDR DQ0 R7 U11 NC DDR DQ0 0.1uF DDR BA0 R8 L2 NC BA0 DDR BA1 L3 BA1 DDR BA2 L1 BA2 R3 0 DDR DQM1 K9 W6 ODT DDR DQM 1 DDR CKE K2 CKE A2 DDR DQM0 T11 W11 DDR CLKP NC DDR DQM 0 DDR CLK DDR DQS0 E2 F7 NC LDQS DDR DQS1 DDR DQS1 DDR CLKN B7 T7 W12 UDQS DDR DQS 1 DDR CLK differential pair differential pair DDR DQM0 F3 LDM differential pair DDR DQM1 DDR DQSN1 B3 U6 UDM DDR DQSN 1 DDR DQ0 DDR DQS0 G8 T10 DQ0 DDR DQS 0 DDR DQ1 G2 DQ1 DDR DQ2 differential pair DDR DQSN0 differential pair J7 H7 U9 VSSDL DDR DQSN 0 DQ2 DDR DQ3 50 OHM 0.5% R4 H3 R11 DQ3 DDR PADREFP DDR DQ4 A7 H1 VSSQ DQ4 DDR DQ5 B2 H9 VSSQ DQ5 DDR DQ6 DDR STRBEN R5 0 T DDR STRBEN B8 F1 T8 VSSQ DQ6 DDR GATE0 DDR DQ7 D2 F9 VSSQ DQ7 DDR DQ8 D8 C8 VSSQ DQ8 DDR DQ9 DDR STRBEN DEL VREF STL E7 C2 T9 P11 VSSQ DQ9 DDR GATE1 DDR VREF DDR DQ10 B F2 D7 B VSSQ DQ10 F8 D3 DDR DQ11 VSSQ DQ11 H2 D1 DDR DQ12 TMS320DM368 VSSQ DQ12 DDR DQ13 H8 D9 VSSQ DQ13 DDR DQ14 B1 DQ14 DDR DQ15 P9 B9 VSS DQ15 A3 VSS DDR DQSN0 E3 E8 VSS LDQS DDR DQSN1 J3 A8 VSS UDQS N1 VSS DDR STRBEN is trace to DDR memory for delay compensation This net is equal to the DDR CLKP ( or DDR CLKN ) plus the length of DDR DQXX Average Trace length A LEOPARD IMAGING INC A LeopardBoard 368 Title: Page Contents: DM365 DDR INTERFACE Revision: Size:B DWG NO 1.5 Date: Sunday, January 02, 2011 Sheet 2 of 21 5 4 3 2 1 R2 1K 2 MT47H64M16HR-2.5